Apple シリコン · N3B → N3E → N3P
同じ 3 nm 世代に属する 3 つのチップを、上から眺めます。読みどころはコア数ではありません。行列演算がどこへ移ったか、そして M5 Pro でダイが 2 つに分かれたことです。
ここで見えること4 種類の設計図を切り替え、任意のブロックを選ぶと、その役割と M3・M4・M5 間の変化が読めます。
この図の性格
ブロックの種類、コア数、プロセスノード、帯域は Apple 自身の仕様と、Counterpoint による M5 Pro の分解解析にもとづきます。一方でブロックの位置と相対サイズは模式的なものです。M3 と M4 のダイ写真の注釈から知られる Apple の構成（GPU 配列を一端に置き、CPU クラスタと NPU を隣接させ、キャッシュとメモリコントローラを周縁に並べる）に沿って配置しています。写真をトレースしたものではないため、トポロジーは正確、配置は説明用と読んでください。
拡大 · GPU コア 1 基
M3 はすべての GPU コアにレイトレーシングユニットと柔軟なオンチップメモリプールを与えました。M4 はその両方を磨きました。M5 が加えたのは質の違うものです。FP16 と INT8 の小さな行列エンジン、Neural Accelerator を 10 コアそれぞれの内部に置きました。「AI 向けピーク GPU 演算性能が 4 倍超」という主張はすべてこれによるもので、M5 の AI の中心が Neural Engine ではなく GPU にある理由でもあります。
GPU コア 1 基の 3 世代比較。シェーダ ALU、共有の Dynamic Caching プール、レイトレーシングユニットは共通です。M5 は専用の行列積ブロックを ALU の隣に挿入し、ファブリックの向こうの Neural Engine ではなく、同じコア内メモリを共有させています。
M5 Pro と M5 Max
ここが M3・M4 との本当の断絶です。M5 Pro と M5 Max はモノリシックではありません。Apple は SoC を CPU ダイと GPU / IO ダイに分割し、TSMC の SoIC-mH ハイブリッドボンディングで接合しました。製品名としては Fusion アーキテクチャと呼ばれます。両ダイとも N3P で、Pro と Max は同じ CPU ダイを積み、GPU ダイだけが異なります。
注目すべき帰結はこうです。LPDDR5X-9600 のメモリコントローラ 4 基は GPU ダイ側にあります。メディアエンジンとディスプレイエンジンも同様です。したがって CPU からユニファイドメモリへのアクセスは、すべてボンド界面を越えます。それが成立するのはハイブリッドボンディングのおかげです。銅パッドを直接接合するピッチが十分に細かいため、ダイ間の 1 ホップは有機基板の配線に比べてわずかなエネルギーで済みます。
パッケージ断面。CPU ダイは GPU / IO ダイへ face-to-face で接合され、パッケージ基板、ひいては LPDDR5X スタックと通信するのは下側のダイだけです。図中の経路はキャッシュをミスした CPU のロードで、ボンドを下って越え、物理的にはもう一方のダイにあるメモリコントローラで処理され、戻ってきます。 構成は Counterpoint Research の分解解析による。TSMC SoIC-mH、両ダイとも N3P、ユニファイドメモリは両ダイにまたがって維持される。
M3 → M4
N3B から N3E へ、トランジスタは 250 億から 280 億へ。高効率コアが 2 基増え、高性能コアはデコード幅と分岐予測が改善し、レイトレーシングは第2世代、Neural Engine はおよそ倍の 38 TOPS になりました。設計図としては、同じチップが育った姿です。
M4 → M5
N3P。カタログ上のコア数は同じで、そこが要点です。性能向上は GPU コア内の 10 基の新しい行列エンジン、第2世代の Dynamic Caching、そしてそれらを養う 153 GB/s の帯域から来ています。Metal 4 の Tensor API は、同じ変化のソフトウェア側の半分です。
M5 → M5 Pro / Max
モノリシックから、ハイブリッドボンドされた 2 ダイへ。1 つの CPU ダイが Pro と Max の両方を担い、GPU ダイが 20 または 40 コアとメモリコントローラ 4 基すべてを載せます。巨大な単一ダイを作らずに GPU を拡張し続けるための、レチクル制約と歩留まりに対する逃げ道です。
一覧
M5 Pro / Max のコア名称について。Apple も分解解析も、18 コア CPU を「Armv9 のスーパーコア 6 基 + パフォーマンスコア 12 基」と記述しており、従来の高性能 / 高効率という分け方ではありません。文字どおり読めば階層の呼称変更であり、従来の P コアがスーパーコアに、E コアがパフォーマンスコアになったことになります。Apple はそう明言していないため、この対応づけは事実ではなく推論として扱ってください。2025 年 10 月の標準 M5 では従来どおり「高性能 4 基、高効率 6 基」と表記されていました。 数値は Apple 公表値による。ただしダイ面積は第三者計測（est. と表記）、M5 のトランジスタ数は非公開。帯域はユニファイドメモリのピーク値。出典：apple.com/newsroom（M3 系 2023-10、M4 2024-05、M5 2025-10、M5 Pro / M5 Max 2026-03）、Counterpoint Research「Apple M5 Pro chip teardown analysis」。